027.给”韬定律”做一次科学体检：华为这次到底是真突破，还是话术升级？

写在前面。这篇东西我酝酿了好几天。一个新名词，一周之内被各路媒体捧成中国半导体的里程碑。如果我发自媒体平台上难免有一堆恶臭的声音，今天，我想把这件事的物理底层、产业现实和科学方法论三条线一起捋清楚。它和台积电、英特尔、三星、英伟达这帮顶级玩家的真实差距在哪，又有哪些是华为做成了。

特别声明：本文仅代表本人观点，不一定是正确的，或者说：请你相信，我说的很多都是错的。

一、先把一件最容易被搞错的事说清楚：摩尔定律压根不是物理定律

这周最多的自媒体的文案就是华为宣称要对标甚至替代摩尔定律，我们都得先回到一个最基础的认识论问题：摩尔定律本身，到底是个什么东西？

新粉可能陌生，但是老粉一定听我说过很多次的摩尔定律，当然很多人下意识地以为，摩尔定律跟牛顿万有引力定律、麦克斯韦方程组是一个量级的东西——从宇宙底层公理推出来、放之四海皆准的物理法则。这是个挺普遍的误解。

摩尔定律的真实身份，是一次经验观察。1965年4月19日，时任仙童半导体研发主管的戈登·摩尔，在《Electronics》杂志上发表了一篇叫《把更多元件塞进集成电路》的文章。他手里其实只有从1959到1964年这么五六个数据点，画了一条线，做了个线性外推，得出一个判断：芯片上的元件数量大概每年翻一番，这个势头至少还能再持续十年。

注意几个细节，因为后来以讹传讹的版本太多了。第一，摩尔1965年的原话是每年翻一番，不是我经常挂在嘴边和大家说的18个月。第二，到了1975年，摩尔自己回头修正，把周期改成了大约每两年。第三，“18个月”这个最流行的版本，根本不是摩尔说的——是英特尔高管 David House 后来加进去的，他把晶体管数量的增长和单管性能的提升合在一起算，凑出个18个月。虽然18个月是相对准的时间（也是我后面图方便经常说的），但是确实摩尔本人晚年专门澄清过，他从没说过18个月。“摩尔定律”这个名字本身，也是加州理工的卡弗·米德在1975年前后给起的，摩尔自己一开始都没这么叫。

这玩意儿从头到尾没有严密的数学推导，没有量子力学或固体物理的论证，就是数趋势数出来的一句商业判断。摩尔自己后来都承认，他当年做这个预测，有一部分动机是想多卖点仙童的复杂芯片——这是一句带着商业目的的行业预言。

那问题就来了：一句没有物理学背书的商业口号，凭什么能让全球半导体产业像听到发令枪一样，齐步狂奔六十年？

答案是：它后来被另一块真正坚硬的物理基石垫在了脚下。

二、真正给摩尔定律撑腰的，是1974年那篇登纳德论文

1974年10月，IBM的工程师罗伯特·登纳德和他的团队，在《IEEE固态电路期刊》上发表了一篇论文，这篇论文​说：登纳德和同事用一维器件模型（建立在泊松方程基础上），给出了一组关于缩放因子的明确数学关系。结论极其优美：

当你把一个MOSFET的物理尺寸按比例 k 缩小（k 大于1），同时把工作电压也按 1/k 缩小、把衬底掺杂浓度按 k 放大，让晶体管内部的电场强度保持不变，那么神奇的事情就会发生——晶体管的开关延迟按 1/k 减小（速度变快），单位面积的功耗密度保持不变，占用面积按 1/k² 减小。

这就是著名的登纳德缩放定律。

我换个生活里的说法。摩尔定律像是一个跑货运的老师傅拍着胸脯说：我这套送货模式，每年能多送一倍的货。这是商业愿景，是经验。而登纳德定律，是物理学家给这位老师傅拉了一张严密的表格：“根据你的电机效率、电池内阻、风阻系数，只要你把车身按这个比例缩小，能耗确实会等比例下降，而且我用方程跟你保证——它绝对不会因为过热自燃。”

前者是拍脑袋的趋势，后者是方程给出的承诺。在微观世界里，物理学只认方程，不认口号。有了登纳德定律保驾，整个产业六十年其实只需要死磕一件事：把晶体管做小。把晶体管做小，速度自动变快，功耗自动可控，成本自动下降——这是一笔三赢的买卖，是过去半个多世纪信息革命唯一的主轴。

理解了这个被物理学武装过的商业前提,我们再回头看华为2026年掷地有声的韬定律,审视的尺子就必须换成最苛刻的那一把。因为如果你要碰定律这两个字，你就是在跟登纳德、跟麦克斯韦排队，那评判标准自然不能是发布会的掌声。

顺便说一句很重要的背景：登纳德定律大约在2005年前后就失效了。原因是工作电压没法继续往下降了——电压降到一定程度，晶体管就关不干净，漏电流压不住。功耗墙就此立起，单核频率冲不上去，整个行业被迫转向多核。这件事之所以重要，是因为它恰恰证明了登纳德定律是一条真正的科学定律：它可以被证伪，而且真的被现实证伪了。一条好的定律，是敢于亮出自己死亡条件的。记住这一点，后面要用。

以很多自媒体的尿性，但凡有这种美国失效的定律，一定会生成大部分的标题党比如《美国定律失效21年后，韬定律掌控世界》。但是我看了很多营销号，这几天没有一个人提到了登纳德定律，只聊了对标摩尔定律。可见水平之业余。

三、韬定律到底是什么？翻译成大白话，再讲讲它的物理内核

2026年5月25日，在上海举行的IEEE国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波做了一场题为《半导体新路径探索与实践》的主旨演讲，正式发布了韬（τ）定律。配套还有一篇署名论文，发在中国科学院科技论文预发布平台上。

τ 是希腊字母，在电路和半导体物理里它有个固定含义：时间常数。在最基础的RC电路里，τ = R × C，电阻乘电容，物理意义就是电信号在这段电路里完成一次充放电、传输一次所需要的特征时间。

把华为那篇论文和几十页PPT浓缩成一句人话，韬定律的核心主张是：

与其在二维平面上死磕、把晶体管做得越来越小（几何缩微），不如换个维度，想办法让信号在芯片里跑得更快、等得更短（时间缩微）。

那为什么不继续把晶体管做小？因为物理在这个尺度上有两个问题

第一个问题：量子隧穿。 当晶体管的栅极长度逼近几纳米——也就是几十个硅原子排在一起的宽度——电子就开始不守规矩了。按经典物理，晶体管“关”的时候电子就该老老实实待着；但在量子尺度，电子有一定概率直接穿墙而过，哪怕中间隔着本该绝缘的势垒。这就是量子隧穿，宏观表现就是关不干净、一直在漏电（亚阈值漏电流）。芯片还没干活，电就先漏掉一大半，发热失控。

第二颗问题，而且是韬定律真正瞄准的：互连线延迟。 这一点特别关键，因为大众的注意力几乎全在晶体管上，却忽略了连接晶体管的那些导线。芯片越做越小，连线就得越来越细。但导线一细，两个坏事同时发生：电阻 R 急剧上升（导线截面积小了，电子挤着走），而导线挨得越近、寄生电容 C 越大。回到那个公式 τ = R × C——晶体管本身的开关是变快了，可信号被堵在路上的时间反而成倍增加。

说个相似的案例，你们初中物流都学过高压电，原理是电流的平方乘以电阻=发热量，电流越小，发热越小，能量损失越小。而P=UI,相同功率下，电压越大，电流越小，热损失越小。所以你会看到电线杆的电线都是高压电。

这就是行业里一个尴尬了很多年的真相：在先进制程里，决定芯片快慢的瓶颈，早就从晶体管开关多快,转移到了信号在导线上跑多慢。 晶体管已经快得发指，但它们之间的高速公路堵死了。你把车造得再快，全城堵车也没用。

华为给这个堵车问题开的药方，叫逻辑折叠。

我打个比方。过去六十年，芯片提升性能靠的是把大饼摊得更大，把饼上的芝麻撒得更密。但现在，芝麻已经小到捏不住了（量子隧穿），大饼的面积也撞到了光刻机掩模版的物理上限（单次曝光面积有硬天花板）。华为说：那我不摊大饼了，我把饼切开，一层一层叠起来，做成千层酥。

原本一个信号要从大饼最左边跑到最右边，路途遥远。现在把饼对折、叠成几层，最左和最右在垂直方向（Z轴）上的距离，一下子缩短到了微米甚至更小。物理距离一短，R 和 C 都跟着下降，τ 随之骤降，信号延迟的问题就被绕过去了。

华为给了非常具体的工程数据，这些我逐一核对过，基本属实，可以放心引用：

在2026年秋季即将发布的麒麟手机芯片上，逻辑折叠完成了首次大规模商用。两层有源硅片之间，用混合键合做到了 1.5微米的键合间距，通过硅穿孔（TSV）垂直连接。在制程工艺完全不变的前提下，单位面积的晶体管密度从 每平方毫米1.55亿个拉到了 2.38亿个，单代提升约 55%；性能核心的能效提升约41%，CPU性能核频率拉回到 3.1GHz（作为参照，上一代麒麟9030 Pro是2.75GHz，提升近13%）；因为走线变短，SRAM工作频率提升超过40%，导线总长度减少约30%，时钟缓冲器减少超过一半。论文里特别强调，麒麟2026的这套折叠是“刻意保守”的——只对最关键的信号路径做了折叠，没有全芯片铺开；TSV的着陆点也只比顶层金属往下挪了一层。即便这么保守，密度还是涨了55%。

这个留了一手的表述，反而比那种遥遥领先的吹法更可信。所以我讨厌的从来不是某家公司，而是强绑爱国情怀并且吹牛逼。

路线图也给得很满：2026到2035年，从局部关键路径折叠演进到全规模、多层有源层折叠，每个封装里叠三层、四层甚至更多。频率上，麒麟2027奔3.39GHz，2028奔3.71GHz，2029冲破4GHz。密度上，到2031年，宣称基于韬定律的高端芯片，在等效晶体管密度上要达到传统二维1.4纳米制程的水平。AI芯片那条线（昇腾）则要到2030年前后才把逻辑折叠引进来。

听起来确实可以。但问题来了——这套精妙的工程，配得上科学史册里”定律”这两个字吗？